IBM présente une puce d’IA analogique calquée sur le cerveau humain

Les réseaux de neurones profonds génèrent une grande partie des progrès passionnants issus de l’IA générative. Mais leur architecture repose sur une configuration qui est un ralentisseur virtuel, garantissant qu’une efficacité maximale ne peut être obtenue.

Construits avec des unités distinctes pour la mémoire et le traitement, les réseaux neuronaux sont confrontés à de fortes demandes en ressources système pour les communications entre les deux composants, ce qui entraîne des vitesses plus lentes et une efficacité réduite.

IBM Research a eu une meilleure idée en se tournant vers le modèle parfait pour s’inspirer d’un cerveau numérique plus efficace : le cerveau humain.

Dans un article intitulé « Une puce de calcul en mémoire à signaux mixtes à 64 cœurs basée sur une mémoire à changement de phase pour l’inférence profonde des réseaux neuronaux », publié dans Électronique naturelle Le 10 août, des chercheurs d’IBM ont déclaré avoir appliqué une nouvelle approche pour une puce d’IA à signaux mixtes de pointe qui promet d’améliorer l’efficacité et d’entraîner moins de décharge de batterie dans les projets d’IA.

« Le cerveau humain est capable d’atteindre des performances remarquables tout en consommant peu d’énergie », a déclaré l’un des co-auteurs de l’étude, Thanos Vasilopoulos, du laboratoire de recherche d’IBM à Zurich, en Suisse.

Agissant de la même manière que les synapses interagissent les unes avec les autres dans le cerveau, la puce à signaux mixtes d’IBM comprend 64 cœurs analogiques en mémoire, chacun hébergeant un ensemble d’unités de cellules synaptiques. Les convertisseurs assurent des transitions fluides entre les états analogiques et numériques.

Selon IBM, les puces ont atteint un taux de précision de 92,81 % sur l’ensemble de données CIFAR-10, une collection d’images largement utilisée dans la formation à l’apprentissage automatique.

« Nous démontrons une précision d’inférence quasi équivalente à celle d’un logiciel avec ResNet et les réseaux de mémoire à long terme », a déclaré Vasilopoulos. ResNet, abréviation de réseau neuronal résiduel, est un modèle d’apprentissage en profondeur qui permet de s’entraîner sur des milliers de couches d’un réseau neuronal sans entraver les performances.

« Pour obtenir des améliorations de bout en bout en matière de latence et de consommation d’énergie, l’AIMC doit être combiné avec des opérations numériques et une communication sur puce », a déclaré Vasilopoulos. « Nous rapportons ici une puce AIMC multicœur conçue et fabriquée dans une technologie complémentaire métal-oxyde-semi-conducteur de 14 nm avec mémoire à changement de phase intégrée au backend. »

Avec de telles performances améliorées, a déclaré Vasilopoulos, « des charges de travail importantes et plus complexes pourraient être exécutées dans des environnements à faible consommation ou avec une batterie limitée ». Cela inclurait les téléphones portables, les voitures et les appareils photo.

« De plus, les fournisseurs de cloud pourront utiliser ces puces pour réduire les coûts énergétiques et leur empreinte carbone », a-t-il déclaré.

IBM a déclaré que les améliorations futures des circuits numériques permettant les transferts d’activation de couche à couche et le stockage d’activation intermédiaire dans la mémoire locale permettront l’exécution de charges de travail d’inférence de bout en bout entièrement pipeline sur ces puces.

Sur son blog personnel discutant des dernières réalisations d’IBM, Vasilopoulos a déclaré : « Grâce à ce travail, de nombreux composants nécessaires pour réaliser pleinement la promesse de l’IA analogique, pour une IA performante et économe en énergie, ont été validés sur silicium. »

Il a offert un aperçu technique de la puce dans un article distinct intitulé « L’informatique analogique en mémoire arrive à maturité », publié dans Ingénierie électrique et électronique 10 août.

Qualifiant la puce de « la première du genre », il l’a décrite comme « une puce de calcul en mémoire à signaux mixtes entièrement intégrée, basée sur une mémoire à changement de phase (PCM) intégrée en back-end dans un métal complémentaire de 14 nm. procédé oxyde-semi-conducteur (CMOS).

En définissant davantage le projet, il a déclaré : « La puce comprend 64 cœurs AIMC, chacun avec une matrice de mémoire de 256 x 256 cellules unitaires. Les cellules unitaires sont construites avec quatre dispositifs PCM pour un total de plus de 16 millions de dispositifs. En plus de la matrice de mémoire analogique. , chaque cœur contient une unité de traitement numérique légère effectuant des fonctions d’activation, d’accumulation et des opérations de mise à l’échelle.